VerilogHDL基础知识|FPGA设计实战

本章介绍Verilog HDL的语言规则、数据类型和语句结构,并介绍最基本、最典型的数字逻辑电路的Verilog HDL描述,作为Verilog HDL工程设计的基础。1985年Moorby推出第三个商用仿真器Verilog-XL,获得了巨大的成功,从而使得Verilog HDL迅速得到推广应用。Verilog HDL的最大特点就是易学易用,有C语言编程经验的人可以在较短的时间内学习和掌握Verilog HDL。当然,集成电路设计人员必须掌握Verilog HDL,因为在IC设计领域,90%以上的公司都是采用Verilog HDL的。

理论教育 2023-11-20

VerilogHDL测试平台软件设计

下面介绍Verilog HDL测试平台软件的设计。Verilog HDL测试平台软件是一个没有输入/输出端口的设计模块,被测元件的输入端被定义为reg型变量,在always块或initial块中赋值,被测元件的输出端被定义为wire型变量,产生相应输入变化的输出结果(波形)。图6-39全加器电路的逻辑符号例6-27 编写全加器电路的测试平台软件。测试平台软件的仿真过程与波形仿真相同,包括装载设计文件、设置仿真激励信号和执行仿真3个操作。

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FPGA设计中的操作符与运算符-VerilogHDL实战

操作符也称为运算符,是Verilog HDL预定义的函数名字,这些函数对被操作的对象进行规定的运算,得到一个结果。有些操作符的操作数只有1个,称为单目操作；有些操作符的操作数有2个,称为双目操作；有些操作符的操作数有3个,称为三目操作。其中%是求余操作符,在两个整数相除的基础上,取出其余数。该类操作符常用于条件语句的判断条件中。例6-3 用Verilog HDL的条件操作符设计三态输出电路。

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FPGA特点及实战应用

FPGA应用结构图如图1-3所示,其具有以下特点。采用FPGA设计ASIC电路,用户不需要投片生产,就能得到合用的芯片。FPGA可做其他全定制或半定制ASIC电路的中试样片。FPGA内部有丰富的基本逻辑门、触发器和I/O引脚。FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。可以说,FPGA芯片是小批量系统提高集成度、可靠性的最佳选择之一。FPGA还具有以下优势:第一,通信高速接口设计。

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FPGA设计编译与项目化开发实战

QuartusⅡ编译器的主要任务是对设计项目进行检查并完成逻辑综合,同时将项目最终设计结果生成器件的下载文件。对于复杂的设计,选择分步编译可以及时发现问题,提高设计纠错的效率,从而提高设计效率。执行QuartusⅡ主窗口“Processing”菜单的“Start Compilation”命令,或者在主窗口上直接用鼠标单击“开始编译”命令按钮,开始对addr.bdf文件进行编译。图4-15QuartusⅡ编译状态窗口图4-16RTL视图

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软核、硬核与固核概念解析

从IP核的提供方式上,通常将其分为软核、硬核和固核这3类。从完成IP核设计所花费的成本来讲,硬核代价最大；从使用的灵活性来讲,软核的可复用性最高。和软核相比,固核的设计灵活性稍差,但在可靠性上有较大提高。目前,固核也是IP核的主流形式之一。

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FPGA实战：编辑VerilogHDL源程序

图6-31打开新文件对话框1.编辑BCD码加法器的Verilog HDL源程序进入Verilog HDL文本编辑方式后,编辑BCD码加法器的Verilog HDL源程序,并以BCD_adder.v为源程序的文件名,保存在D:\myeda\v工程目录中,后缀.v表示文件为Verilog HDL源程序文件。

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FPGA设计项目化实战：QuartusⅡ软件安装

图2-2解压文件图2-3QuartusⅡ9.0安装向导窗口第四步:出现授权窗口,点击“I accept the terms of the license agreement.”后,再点击“Next”按钮。第五步:输入用户名和公司名,如用户名为FPGA Fans,公司名为Altera,如图2-5所示,点击“Next”按钮。图2-8安装目录已更换图2-9选择默认的软件名称第九步:安装类型的选择,推荐采用完全安装,如图2-10所示,点击“Next”按钮进入下一步。图2-12开始安装图2-13安装完成,确认放置桌面快捷方式图2-14完成安装

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FPGA发展史与应用

但是Ross预计,根据摩尔定律,晶体管肯定会越来越便宜,因此FPGA必将成为未来不可或缺的技术。图1-2Altera公司宣传图Cyclone(飓风):Altera中等规模FPGA,2003年推出,0.13μm工艺,1.5 V内核供电,与Stratix结构类似,是一种低成本FPGA,其配置芯片也改用全新的产品。StratixⅡ:Stratix的二代产品,2004年中期推出,90 nm工艺,1.2 V内核供电,大容量高性能FPGA。StratixⅤ为Altera目前的高端产品,采用28 nm工艺,提供了28 Gb/s的收发器件,适合高端的FPGA产品开发。

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FPGA实战-VerilogHDL模型设计总结

对Verilog HDL模型设计得出如下结论:①采用的描述级别越高,设计越容易,程序代码越简单,但耗用器件资源越多。③所有Verilog HDL编译软件只是支持该语言的一个子集。⑤一般用算法级或RTL级来描述逻辑功能,尽量避免用门级描述；对系统速度要求比较高的场合才采用门级描述。当器件容量有限时,为减少器件逻辑资源的耗用,建议少用if-else语句和case语句,尽量直接使用逻辑表达式来描述系统的逻辑功能；或者用case语句取代if-else语句。

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FPGA应用领域及实战案例

利用FPGA支持多电平共存的特性,可以大大简化设计方案,降低设计风险。FPGA应用设计实物图如图1-4所示。

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FPGA设计与项目开发实战：发展前景

据市场调研,近年来全球FPGA市场规模已超过60亿美元,未来还有不断增长的趋势。图1-52013—2017年全球FPGA市场规模FPGA由于结构的特殊性,可以重复编程,开发周期较短,越来越受到人们的青睐。根据当前发展的趋势,未来FPGA会取代大部分ASIC的市场。伴随半导体工艺技术的进步,FPGA器件的设计技术取得了飞跃发展及突破。

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FPGA开发实战：底板硬件电路详解

图5-18液晶显示接口电路8.RS232串口电路RS232串口电路如图5-19所示。FPGA管脚是3.3 V工作电压,所以使用了MAX3232进行RS232电平转换,同时,还有两个LED用于指示串口的收发工作状态。图5-24温度传感器电路13.存储器AT24C02电路接口板上设有EEPROM存储器电路,采用常见的AT24C02存储器,该器件使用I2 C通信接口,AT24C02内部可以存储256字节的数据。

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FPGA设计与项目化开发实战-设计输入

图4-5选择设定第三方工具图4-6显示设置完成信息2.原理图输入原理图输入法也称为图形编辑输入法。进入原理图设计界面查找、放置器件,打开如图4-9所示的图形编辑器窗口,进行设计输入。图4-13选择输入方式图4-14完成代码输入和保存

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FPGA设计实战：核心板硬件电路

开发板底板外部输入5 V电源,经过AMS1117-3.3 V稳压芯片后输出3.3 V电压,给底板上的器件供电。图5-7底板和核心板电源电路3.核心板独立按键及LED电路核心板上有4个由I/O口控制的LED,位于核心板的下方,在单独使用核心板时,可以用来做流水灯等实验项目。插针设置了V CC(5 V)、V CC、GND电源接口,方便核心板与其他电路连接。

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FPGA项目开发实战：VerilogHDL数据对象

Verilog HDL数据对象是指用来存放各种类型数据的容器,包括常量和变量。在Verilog HDL中,变量分为网络型和寄存器型两种。Verilog HDL提供了多种nets型变量,如表6-3所列。wire型变量常用来表示以assign语句赋值的组合逻辑变量。Verilog HDL模块中的输入/输出变量类型缺省时将被自动定义为wire型。图6-6用reg型变量生成组合逻辑示意图图6-7用reg型变量生成触发器示意图3)存储器型变量若干个相同宽度的向量构成数组。

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