对Verilog HDL模型设计得出如下结论:

①采用的描述级别越高,设计越容易,程序代码越简单,但耗用器件资源越多。对于特定综合器,可能无法将某些抽象级别高的描述转化为电路。

②基于门级描述的硬件模型不仅可以仿真,而且可以综合,且系统运行速度快。

③所有Verilog HDL编译软件只是支持该语言的一个子集。

④尽量采用编译软件支持的语句来描述设计,或多个软件配合使用。

⑤一般用算法级(写出逻辑表达式)或RTL级来描述逻辑功能,尽量避免用门级描述；对系统速度要求比较高的场合才采用门级描述。

1.思考

(1)采用什么描述级别更合适?(www.daowen.com)

系统级描述太抽象,有时无法综合成具体的物理电路；门级描述要求根据逻辑功能画出逻辑电路图,对于复杂的数字系统很难做到；而算法级和RTL级描述级别适中,代码不是很复杂,且一般容易综合成具体的物理电路,故建议尽量采用算法级和RTL级来描述。

(2)怎样减少器件逻辑资源的耗用?

当器件容量有限时,为减少器件逻辑资源的耗用,建议少用if-else语句和case语句,尽量直接使用逻辑表达式来描述系统的逻辑功能；或者用case语句取代if-else语句。

2.建议

(1)在进行设计前,一定要仔细分析并熟悉所需设计电路或系统的整个工作过程,合理划分功能模块,并弄清每个模块输入和输出间的逻辑关系。

(2)在调试过程中,仔细阅读并理解错误信息,随时查阅相关资料、了解有关语法,纠正语法错误。