Vivado设计软件是FPGA厂商赛灵思公司2012年发布的集成设计环境。它包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境的基础上。这也是一个基于AMBA AXI4互联规范、IP-XACT IP封装元数据、工具命令语言(tool command language,TCL)、Synopsys系统设计约束(system design constraints,SDC)以及其他有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的Vivado工具把各类可编程技术结合在一起,能够扩展多达1亿个等效ASIC门的设计。Vivado软件的特点体现在以下两方面:

(1)专注于集成的组件——为了解决集成的问题,Vivado设计套件采用了用于快速综合和验证C语言算法IP的ESL设计,实现重用的标准算法和RTL IP封装技术,以及标准IP封装和各类系统构建模块的系统集成,模块和系统验证的仿真速度提高了3倍,与此同时,硬件的仿真性能提升了100倍。(www.daowen.com)

(2)专注于实现的组件——为了解决实现的问题,Vivado工具采用层次化器件编辑器和布局规划器,且为System Verilog提供了业界支持效果最好的逻辑综合工具,速度提升4倍且确定性更高的布局布线引擎,以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。Vivado工具通过利用最新共享的可扩展数据模型,能够估算设计流程各个阶段的功耗、时序和占用面积,从而达到预先分析,进而优化自动化时钟门等集成功能。