1.计算机的存储器采用分级存储体系的主要目的是( )。

A.便于读写数据 B.减小机箱的体积

C.便于系统升级D.解决存储容量、价格和存取速度之间的矛盾

解:D。

2.在多级存储体系中,Cache-主存储器结构的作用是解决( )问题。

A.主存储器容量不足B.主存储器与辅存储器速度不匹配

C.辅存储器与CPU速度不匹配D.主存储器与CPU速度不匹配

解:D。

3.下列因素中,与Cache的命中率无关的是( )。

A.主存储器的存取时间B.块的大小

C.Cache的组织方式D.Cache的容量

解:C。

4.下列说法中不正确的是( )。

A.每个程序的虚地址空间都可以远大于实地址空间,也可以远小于实地址空间

B.多级存储体系由Cache、主存储器和虚拟存储器构成

C.Cache和虚拟存储器这两种存储器管理策略都利用了程序的局部性原理

D.当Cache未命中时,CPU可以直接访问主存储器,而外存储器与CPU之间则没有直接通路

解:B。

5.下列说法正确的是( )。

A.虚拟存储器技术提高了计算机的速度

B.Cache与主存储器统一编址,Cache的地址空间是主存储器地址空间的一部分

C.主存储器都是由易失性的随机读写存储器构成的

D.Cache的功能全部由硬件实现

解:C。

6.在Cache的地址映射中,若主存储器中的任意一页均可映射到Cache内的任意一页的位置上,则这种方法称为( )。

A.全相联映射B.直接映射

C.组相联映射D.混合映射

解:A。

7.在计算机系统中,下列部件都能够存储信息:①主存储器;②CPU内的通用寄存器;③Cache;④磁带;⑤磁盘。按照CPU存取速度排列,由快至慢依次为( )。其中,内存储器包括( );属于外存储器的是( );由半导体材料构成的是( )。

解

从快到慢依次为CPU内的通用寄存器、Cache、主存储器、磁盘、磁带,其中,内存储器包括Cache和主存储器。属于外存储器的是磁带和磁盘;由半导体材料构成的是Cache、主存储器、CPU内的通用寄存器。

8.什么是SRAM、DRAM、ROM、PROM、EPROM和FLASH?

解

易失性半导体存储器统称为RAM,它分为静态RAM(SRAM)和动态RAM(DRAM),用于在程序中保存需要动态改变的数据,或是需要动态加载的程序。非易失性半导体存储器称为ROM,其中PROM是可编程ROM,EPROM是可擦除PROM(包括紫外线可擦除PROM和电可擦除PROM两种)。FLASH是一种可以电擦除的非易失性半导体存储器。

9.存储器有哪些主要技术指标?这些指标是如何表示的?

解

存储器的主要技术指标包括:

·存取速度Tacc,以ns(纳秒)表示;

·存储容量,以bit表示,或用byte表示,如62 256 kbit、256 kbit或8 K×8 bit;

·存储器类别,用型号来区分。

10.DRAM的存取时序和SRAM有何不同?其性能有何不同?

解

SRAM速度快,接口简单,读写操作简便,但存储容量较小,价格也比较高;而DRAM的存储密度较高,存储容量大,但接口较复杂,且需要定时刷新。

11.DRAM为什么要刷新?刷新方式有几种?

解

因为DRAM存储的信息会随时间而消失,所以需要刷新。刷新方式包括:

·片外刷新〔显式刷新(有分散刷新和集中刷新)、隐式刷新〕;

·片内刷新。

12.8086 CPU与存储器连接时需要考虑哪几方面的因素?

解

存储器接口设计需要考虑以下问题:①存储器容量;②存储空间的安排;③总线上的存储器存取信号及时序;④数据总线宽度等。

13.简述FPM、EDO、SDRAM、RDRAM、DDR内存条的基本工作原理。

解

FPM DRAM是一种支持分页和猝发技术的DRAM存储器,它在访问同一行的不同列时只需送一次行地址即可,这就是所谓的快页模式(FPM),DRAM的一行被称为一页数据。

EDO DRAM是FPM DRAM的改进版,它改进了内存读出电路的控制逻辑,在访问一个地址单元的同时,启动下一个连续地址单元的存取周期,并且允许缓冲区保持开通状态到下一地址单元存取或下一存取周期开始,也就是让保持高电平(扩展数据输出),从而节省了重新寻址的时间,消除了等待状态,使突发传送更加迅速,以及存储总线的速率大大提高。

SDRAM是针对CPU主频的进一步提高以及多媒体的广泛应用应运而生的新一代DRAM存储器,它同步于CPU提供的外部时钟,存储器的许多内部操作都在时钟信号跳变的控制下完成,CPU可以确定地知道下一个动作的时间,因而可以去执行其他的任务。在连续存取时,SDRAM用一个CPU时钟周期即可完成一个数据的访问和刷新,因而可以大大地提高数据传输率。SDRAM采用双存储体或四存储体结构,内含多个交叉的存储阵列。CPU对一个存储阵列进行访问的同时,另一个存储阵列已准备好读写数据。通过多个存储阵列的紧密切换,存取效率得到成倍提高。

RDRAM是美国Rambus公司开发的新型DRAM,它使用了一种独特的接口技术,在DRAM和处理器之间使用了一种特殊的9位低压负载发送线,用250 MHz同步时钟工作,这种串行总线接口称作Rambus通道,将其嵌入DRAM中就构成了RDRAM。RDRAM能够在时钟的上升沿和下降沿各传输一次数据,即在一个时钟周期内传输两次数据,内存带宽可达到1.6 GB。

DDR SDRAM是SDRAM的平滑升级,它的最大特点是在时钟的上升沿和下降沿都能进行数据传输,并且使用了更多、更先进的同步电路,还采用了延时锁定回路(DDL)提供一个数据滤波信号,当数据有效时,存储控制器可使用这个数据滤波信号来精确定位数据,每16次输出一次。

14.简述内存储器的分区结构。16位和32位微机系统的内存储器分别是如何组织的?

解

微机系统中的内存储器分为基本内存区、高端内存区、扩充内存区和扩展内存区。基本内存区为640 KB,地址范围为00000H～9FFFFH,主要供DOS操作系统使用;高端内存区大小为384 KB,地址范围为A0000H～FFFFFH,留给系统ROM和外部设备的适配卡缓冲区使用;扩充内存区通过在总线槽上插内存扩充卡来扩大内存储器空间,最大扩充容量为32 MB;扩展内存区是32位微机系统中才有的内存区,是指1 MB以上,但不是通过内存扩充卡映射来获得的内存储器空间,它在32位CPU的寻址范围内,大小随具体系统的内存配置而定。

16位微机系统用20位地址总线寻址1 MB存储空间,起始地址为00000H,末地址为FFFFFH。存储体分为两个,一个为偶地址存储体,另一个为奇地址存储体,它们均为512 KB,信号A0和作为存储体选择信号。(www.daowen.com)

32位微机系统用32位地址总线寻址4 GB的物理地址空间,地址范_围为00000000H～FFFFFFFFH,分为4个存储体,每个存储体均为1 GB,字节允许信号作为存储体选择信号,分别连接一个存储体。

15.用2114、6116和6264分别组成容量为64 K×8位的存储器,各需多少芯片?地址需要多少位作为片内地址选择线,多少位作为芯片选择线?

解

2114是1 K×4位的SRAM芯片,需要64×2=128个芯片,地址需要10位作为片内地址选择线,6位作为芯片选择线。

6116是2 K×8位的SRAM芯片,需要32个芯片,地址需要11位作为片内地址选择线,5位作为芯片选择线。

6264是8 K×8位的SRAM芯片,需要8个芯片,地址需要13位作为片内地址选择线,3位作为芯片选择线。

16.设有一个具有24位地址和8位字长的存储器,问:

①该存储器能够存储多少字节的信息?

②如果该存储器由4 M×1位的RAM芯片组成,需要多少片?

③在此条件下,若数据总线为8位,需要多少位作为芯片选择线?

解

①16 MB。

②需要4×8=32片。

③两位。

17.市场上常见的FLASH存储器芯片均按照8 bit或16 bit组织。对于按字节寻址的8位、16位和32位CPU,地址线分别应如何连接?存储器可以完成的存取数据宽度分别是多少?

解

对于按8 bit组织的FLASH芯片,与8位、16位、32位CPU的接口可按常规设计,分别按一维线性地址、两个存储体和4个存储体设计。

对于16位CPU数据总线,存储器分为两个存储体,地址线A0用作选体信号。

对于32位CPU,分为4个存储体,地址线A1、A0作为选体信号。

对于8位CPU,存储器只有一个存储体。

若FLASH片内存储单元需N条地址线来选择,则除了片内单元选择的地址外,其余地址线译码生成片选信号。

对8位CPU:

对16位CPU:

对32位CPU:

18.某计算机系统的内存储器由Cache和主存储器构成,Cache的存取周期为45 ns,主存储器的存取周期为200 ns。已知在一段给定的时间内,CPU共访问内存4 500次,其中340次访问主存储器。问:

①Cache的命中率是多少?

②CPU访问内存储器的平均时间是多少?

③Cache-主存储器系统的效率是多少?

④CPU访存的平均时间与哪些因素有关?

解

①H=0.924。

②T=56.71 ns。

③e=0.793 5。

④和命中率H与Cache和主存储器的存取时间T1和T2有关。

19.请用图示说明三级存储体系分别由哪些部分组成,并比较Cahce-主存储器和主存储器-辅存储器这两个存储层次的相同点和不同点。

解

三级存储体系由Cache、主存储器和外存储器(辅存储器)组成。它有两个存储层次:Cache-主存储器、主存储器-辅存储器。其中,Cache-主存储器构成计算机的内存储器,它的存取速度直接影响计算机的处理速度。加入Cache主要是为了提高存取速度,以减小CPU和主存储器的速度差。必要时可采用多级Cache。而主存储器-辅存储器主要是为了扩充容量。图示略。

Cache-主存储器和主存储器-辅存储器的相同点是:①都是为了提高存储系统的性能价格比;②都使用了程序的局部性原理,把最近经常使用的程序和数据放入存取速度较快的存储器中。

Cache-主存储器和主存储器-辅存储器的不同点是:①Cache-主存储器侧重于提高存取速度,而主存储器-辅存储器侧重于扩大存储系统的容量;②前者和CPU有数据通路相通,而后者和CPU之间没有直接数据通路,因此,未命中时的损失不同,前者的损失小,后者的损失大;③前者主要由硬件实现,对用户完全“透明”,即用户程序完全不知道有Cache存在;而后者主要由软件实现,附以相应的硬件支持。所以,两者对程序的透明度不同。

20.Cache中采用了哪些地址映射和地址变换技术?

解

有全相联映射、直接映射和组相联映射及相关的地址变换技术。

21.Cache中采用了哪些替换算法?目前常用的算法是什么?

解

Cache中采用的算法有随机替换算法、先进先出(FIFO)算法、最近最少使用(LRU)算法和最不常使用/最久没使用(LFU)算法。目前使用最多的是LRU算法,因为它考虑了程序运行的局部性原理,且实现简单。

22.80486的存储管理部件(MMU)可支持哪些虚拟存储技术?

解

80486采用如下4种存储器管理模式:

①只使用4 GB的物理存储空间,不分段,也不分页;

②采用分段管理(段式虚拟存储器);

③页式虚拟内存管理(两级分页);

④快慢表管理。

80486在实模式下的地址变换与8086基本相同,在保护模式下可以实现段式管理、页式管理和段页式管理。

23.说明80486 CPU在进行字节/字/双字数据访问时,数据地址和与之间的关系。

解

当只有有效时,通过D7～D0传输低字节;当只有BE1有效时,通过D15～D8传输次低字节;若和有效而另外两个字节允许信号无效,则通过D15～D0传输低字节;若4字节允许信号都有效,则通过D31～D0传输双字。

24.对于Pentium采用全译码方式设计一个64位存储器模块,使用EPROM芯片,地址范围为FFFF0000H～FFFFFFFFH,使用SRAM芯片,地址范围为00000000H～003FFFFFH。

解

若采用EPROM芯片27C256(32 K×8位),需要2×8片,用SA31 SA30…SA15(共17)位作为片选,其中SA31～SA16都为1,根据SA15是1还是0选择两组存储体。

若采用SRAM芯片628128(128 K×8位),需要32×8片,用SA31 SA30…SA17(共15位)作为片选,其中SA31～SA22都为0,根据SA21 SA20 SA19 SA18 SA17选择32组存储体。

图略。