理论教育 如何构建3位二进制异步加减法计数器?

如何构建3位二进制异步加减法计数器?

时间:2023-06-27 理论教育 版权反馈
【摘要】:图11-3-10所示为由3个D触发器组成的3位二进制异步加法计数器。FF1为最低位触发器,其控制端CP接输入脉冲,FF3为最高位计数器。表11-3-53位二进制异步减法计数器的工作状态图11-3-123位二进制异步减法计数器异步计数器电路简单,但各触发器逐级翻转,工作速度慢,在实际使用中,多采用同步计数器。若将CP加在CP1端,则构成3位二进制即八进制异步加法计数器,FF0不工作。

如何构建3位二进制异步加减法计数器?

计数器是一种应用十分广泛的时序逻辑电路,除用于计数、分频外,还广泛用于数字测量、运算和控制,从小型数字仪表到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分。

计数器的种类很多,按计数的进制不同可分为二进制十进制及N进制计数器;按触发器翻转次序来划分有同步计数器和异步计数器两大类。在同步计数器中,各个触发器都受同一CP脉冲的控制,因此各触发器的翻转是同步的。而异步计数器则不同,有的触发器只接受CP脉冲控制,有的则是用其他触发器的输出作计数脉冲,因此各触发器的翻转有先有后,是异步的。按计数增减趋势分类,计数器分为加法计数器、减法计数器和可逆计数器3种。

1.二进制计数器

1)二进制异步加法计数器

(1)电路组成。图11-3-10所示为由3个D触发器组成的3位二进制异步加法计数器。FF1为最低位触发器,其控制端CP接输入脉冲,FF3为最高位计数器。

(2)工作原理。

② 每当一个CP脉冲上升沿到来时,FF1就翻转一次;每当1Q的下降沿到来时,FF2就翻转一次;每当2Q的下降沿到来时,FF3就翻转一次,其工作状态见表11-3-4,工作波形如图11-3-11所示,实现了每输入一个脉冲就进行一次加1运算的加法计数器操作。

3位二进制异步加法计数器的计数范围是000~111,对应十进制数的0~7,共8个状态,第8个计数脉冲输入后计数器又从000开始计数。

图11-3-10 3位二进制异步加法计数器

图11-3-11 3位二进制异步加法计数器的工作波形

表11-3-4 3位二进制异步加法计数器的工作状态

续表

由图11-3-11可以看出,Q1的频率为CP频率的1/2,为二分频;Q2的频率为CP频率的1/4,为四分频;Q3的频率为CP的1/8,为八分频。

2)二进制异步减法计数器

图11-3-12所示为由3个D触发器组成的3位二进制异步减法计数器,其工作状态见表11-3-5。

表11-3-5 3位二进制异步减法计数器的工作状态

图11-3-12 3位二进制异步减法计数器

异步计数器电路简单,但各触发器逐级翻转,工作速度慢,在实际使用中,多采用同步计数器。

2.十进制计数器

1)十进制异步加法计数器

如图11-3-13所示电路是由4个JK触发器组成的十进制异步加法计数器。

十进制异步加法计数器的工作原理如下:

(1)清零负脉冲作用于各个触发器后,Q4Q3Q2Q1=0000,等待计数脉冲到来。

(2)每来一个计数脉冲CP,触发器FF1状态翻转一次。

(4)每来一个Q2的下降沿,触发器FF3状态翻转一次。

(5)每来一个Q1的下降沿,当Q2、Q3全为1时,触发器FF4翻转,当Q2、Q3不全为1时,触发器FF4置0。

根据上述分析,得到十进制异步加法计数器的工作波形如图11-3-14所示。

图11-3-13 十进制异步加法计数器

图11-3-14 十进制异步加法计数器的工作波形

十进制异步加法计数器的工作状态见表11-3-6。

表11-3-6 十进制异步加法计数器的工作状态

2)十进制同步加法计数器

CC4518是十进制同步加法计数器,主要特点是时钟触发可用上升沿,也可用下降沿,采用8421BCD码,其引脚排列如图11-3-15所示,逻辑功能见表11-3-7。

表11-3-7 CC4518的逻辑功能

续表(www.daowen.com)

图11-3-15 CC4518的引脚排列

CC4518内含两个功能完全相同的计数器。每一计数器,均有时钟输入端CP和计数允许控制端EN,若用时钟上升沿触发,则信号由CP端输入,同时将EN端设置为高电平;若用时钟下降沿触发,则信号由EN端输入,同时将CP端设置为低电平。CC4518的CR为清零信号输入端,当在该脚加高电平或正脉冲时,计数器各输出端均为低电平。

3.集成计数器的应用

常用集成计数器分为二进制计数器(含同步、异步、加减和可逆计数器)和非二进制计数器(含同步、异步、加减和可逆计数器),下面介绍几种典型的集成计数器。

1)集成二进制同步计数器

74LS161是4位二进制可预置同步计数器,由于它采用4个主从JK触发器作为记忆单元,故又称为4位二进制同步计数器,其的引脚排列如图11-3-16所示。

图11-3-16 74LS161的引脚排列

引脚符号说明如下。

VCC电源正端,接+5 V。

CP:时钟脉冲。

A,B,C,D:数据输入端。

QA,QB,QC,QD:输出端。

RCO:进位输出端

该计数器由于内部采用了快速进位电路,所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。时钟脉冲每正跳变一次,计数器内各触发器就同时翻转一次,74LS161的逻辑功能如表11-3-8所示。

表11-3-8 74LS161的逻辑功能

2)集成二进制异步计数器

74LS197是4位集成二进制异步加法计数器,其的引脚排列和逻辑符号如图11-3-17所示,逻辑功能如下:

图11-3-17 74LS197引脚排列及逻辑符号

(a)引脚排列;(b)逻辑符号

3)集成十进制同步计数器

74LS160是十进制同步计数器,具有计数、同步置数、异步清零等功能,其引脚排列和逻辑符号如图11-3-18所示。各引脚功能如下。

表11-3-9 74LS160的逻辑功能

图11-3-18 74LS160引脚排列和逻辑符号

(a)引脚排列;(b)逻辑符号

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