1334.在符合性能要求的同时，优先选用能提供最高抗静电放电能力（即损伤阈值高）的元器件（如选用MOS器件）。

1335.电路中使用的静电放电敏感的元器件应有标志，标志为等边三角形（△）。

1336.采用MOS保护电路改进技术，如增大二极管尺寸，采用双极型二极管、增加串联电阻和利用分布式网络等。

1337.元器件和混合电路设计应避免在连接到外引脚的金属引线下穿接（集成电路互联）。

1338.MOS保护电路设计应使保护二极管故障时不会导致电路不工作。

1339.线性IC电容器应并联一个具有低击穿电压的PN结。

1340.双极型器件设计应避免在静电放电下载PN结耗尽区出现高瞬态能量密度。对于关键元器件应采用串联电阻的方法来限制静电放电电流或利用并联元器件分流。

1341.晶体管可通过增大与基极连接点临近的发射极参数来提高防静电放电保护能力。

1342.元器件的连接点边缘和结之间的距离应大于等于70μm（双极型器件）。

1343.元器件和混合电路引脚的布置应避免把关键的静电放电通路设置在边角引脚上，因为边角引脚易受静电放电的影响。

1344.在可能的情况下，元器件和混合电路设计应避免金属化跨接区。

1345.在可能的情况下，元器件和混合电路设计应避免寄生MOS电容。

1346.应通过限制输出电流来消除CMOS中的闭锁现象，但模拟开关例外。

1347.在每个输入端增加外部串联电阻可对MOS进行附加保护。

1348.不准将安装在PCB上的ESDS元器件的引线，不经任何保护电路直接与电连接器的端子相连。

1349.与ESDS电路连接的产品，其外接电连接器上应由ESD保护盖（帽）。

1350.在可能的情况下，应采用由大电阻和大电容（至少100pF）组成的RC网络作为双极型器件的输入，以减少静电放电的影响。

1351.安装在印制电路板上的敏感元器件的引线，如果不连接串联电阻、分流器、钳位电路或其他保护电路，不应直接与连接器相连接。

1352.装有键盘、控制板、手动控制器或键锁的系统地设计应使人员产生的静电直接逸散到基板，绕过对静电敏感的元器件。

1353.诸如MOS之类对静电放电敏感的器件应采用各种保护网络，以使其在栅氧化膜（geteoxide）两端的电压低于介质击穿电压而不影响器件的电气性能。

1354.CMOS器件的防静电设计应注意以下几点：

1）器件所有不用的输入端都应通过电阻（几百kΩ）接VDD引脚或VSS引脚，不允许悬空。(www.daowen.com)

2）信号从其他单板来的输入端要加接地电阻和限流电阻，以防悬空及锁定。

3）加电时，应先开电源，后加信号；关电时，应先关信号，后关电源。

4）全部试验设备都要接地。

1355.增设RC网络（如在MOS器件的输入端或双极型器件的基极），以提高静电放电的损伤阈值。

1356.ESD防护网络设计时需考虑的问题如下：

1）网络应防止对所有端头结构的现象。

2）网络应防止两个极性施加ESD瞬变。

3）对轻微的错误排列和工艺变化，该设计必须是不敏感的。

4）可用扩散电阻器代替多晶型电阻器。

5）可在金属-扩散层之间使用多接头片。

6）在防护网络单元上避免薄氧化物层。

7）应提供充分的接触层到扩散区边缘的空隙。

1357.组件内电路在进行保护设计时，应在组件的最低使用电平上实现保护。

1358.组件应搭接或接地，以供静电放电用。

1359.进行电路分析，确定所有含有静电放电敏感元器件的组件均应有充分的保护。

1360.尽可能使用静电抑制技术，如开关接地、导电塑料、喷涂防静电剂等。

1361.含有ESDS元器件和组件的设备应标志静电敏感符号，符号应标在设备外表面上和ESDS元器件和组件的端口附近，并标明“含有静电放电敏感元器件”的警句。

1362.设计文件和图样中应明确提出：

1）组件和产品的ESD敏感度级别和标志。

2）电子元器件ESD敏感度级别要求。

3）对供应商和使用方提出ESD控制和保护的技术要求。