979.数字电路应设计成主要以同步逻辑电路为基础的电路。

980.时钟和数据应是独立的。

981.所有不同相位和频率的时钟应都来自单一主时钟。

982.所有存储器应都用主时钟导出的时钟信号来定时（避免使用其他部件信号定时）。

983.设计时应避免使用阻容单稳触发电路和依靠逻辑延时电路产生定时钟脉冲。

984.数字电路应设计成便于“位片”测试。

985.在重要接口设计中应提供数据环绕电路。

986.所有总线在没有选中时，应设置默认值。

987.对于多层印制电路板，每个主要总线的布局应便于电流探头或其他技术在节点外进行故障隔离。

988.只读存储器中每个字应确切规定一个已知输出。

989.选择了不用的地址时，应产生一个明确规定的错误状态。

990.每个内部电路的扇出数应低于一个预定值。每块电路板输出的扇出数应低于一个预定值。

991.在测试设备输入端时滞可能成为问题的情况下，电路板的输入端应设有锁存器。

992.设计上应避免“线或”逻辑。

993.设计上应采用限流器以防止发生“多米诺”效应。

994.如果采用了结构化测试性设计技术（如扫描通路、信号特征分析等），那么应满足所有的设计规则要求。

995.电路应初始化到一明确的状态以便确定测试的方式。(www.daowen.com)

996.所有存储单元必须能变换两种逻辑状态（即状态0和1），而且对于给定的一组规定条件的输出状态必须是可预计的。其必须为存储电路提供直接数据输入（即预置输入）以便对带有初始测试数据的存储单元加载。

997.计数器中测试覆盖率损失与所加约束的程度成正比。应通过保证计数器高位字节输入是可观察的，至少可部分地提高测试性。

998.不应从计数器或移位寄存器中消除模式控制。

999.计数器的负载或时钟线不应被同一计数器的存储输出激励。

1000.所有只读存储器和随机存取存储器的输入必须在I/O连接器上观察。所有ROM和RAM的芯片选择线在允许主动操作的逻辑极性上，不要固定，RAM应允许测试人员进行控制以执行存储测试。

1001.可在不损失测试性的情况下，应利用单脉冲激励存储块的时钟线。如果单脉冲激励组合电路，则测试性会大大损失。

1002.较多的顺序逻辑应借助门电路断开和在连接。大的反馈回路应借助门电路断开和在连接。

1003.对大量存储块来讲，应利用多条复位线代替一条共用的复位线。

1004.所以奇偶发生和校验器必须能变换成两种输出逻辑状态。

1005.所有模拟信号和地线必须与数字逻辑分开。没有可预计输出的所有器件必须与所有数字线分开。

1006.来源于5个或更多不同位置的线或信号必须分成几个小组。

1007.模块设计和集成电路类型应最少。

1008.模块特性（功能、插针数、时钟频率等）应与所计划的ATE资源相兼容。

1009.改错功能必须具有禁止能力以便主电路可以对故障进行独立测试。

1010.应尽量避免使用大的存储器装置，如1024位或更大的随机存储器（RAM）加上大量的标准逻辑，因为这些装置需要专用测试技术和设备，除非该电路具有BIT功能。