P89LV51RD2微控制器具有三种封装形式：PDIP40、PLCC44和TQFP44封装。P89LV51RD2的PDIP40封装形式如图2-3所示。

PDIP封装形式引脚功能：

（1）输入/输出接口

1）P0口（39～32脚）：P0口是一个开漏双向I/O口。写入“1”时，P0口悬浮，可用作高阻态输入。当访问外部程序和数据存储器时，P0口复用为低位地址和数据总线。应用中，P0口利用加强内部上拉来发送‘1’电平。P0口可在外部主机模式编程过程中接收代码字节和在外部主机模式校验过程中发送代码字节。P0口用作程序校验或通用I/O口时，均需连接一个外部上拉电阻。

2）P1口（1～8脚）：P1口是一个带内部上拉的8位双向口。写入‘1’时，P1口被内部上拉至高电平，可用作输入。用作输入时，由于内部上拉的存在，P1口被外部器件拉至低电平时，将吸收电流。此外，P1.5、P1.6、P1.7还有16mA的高电流驱动能力。在外部主机模式编程和校验中，P1口也可接收低位地址字节。P1还具有辅助功能（具体说明请见有关说明书或操作手册）。

3）P2口（21～28脚）：P2口是一个带内部上拉的8位双向口。写入‘1’时，P2口被内部上拉至高电平，可用作输入。用作输入时，由于内部上拉的存在，P2口被外部器件拉至低电平时，将吸收电流。在取指外部程序存储器或访问16位地址（MOVX＠DPTR）的外部数据存储器时，P2口发送高位地址。应用中，P2口利用加强内部上拉来发送‘1’。在外部主机模式编程和校验中，P2口可接收一些控制信号和部分高地址位。

4）P3口（10～17脚）：P3口为双功能端口，是一个带内部上拉的8位双向口。写入‘1’时，P3口被内部上拉至高电平，可用作输入。用作输入时，由于内部上拉的存在，P3口被外部器件拉至低电平时，将吸收电流。在外部主机模式编程和校验中，P3口可接收一些控制信号和部分高地址位。它可作为一般的准双向I/O接口使用，而每一位都具有第二功能，每一个引脚都可独立定义。P3口的第二功能见表2-2。

表2-2 P3口的第二功能

（2）（29脚） 程序选通使能端。它是外部程序存储器的读选通信号端。在执行内部程序存储器的程序时无效（高电平），执行外部程序存储器的程序时，每个机器周期内两次有效，但当访问外部数据存储器时，两个有效脉冲将被跳过。当RST输入脚的高电平时间大于10个机器周期时，向脚强制输入一个高电平到低电平的跳变，将使器件进入外部主机模式编程。(www.daowen.com)

（3）RST（9脚） 振荡器工作时，该引脚上2个机器周期的高电平逻辑状态将使器件复位。当RST输入脚为高电平时，如果脚输入一个从高电平到低电平的跳变，器件将进入外部主机模式。否则进入正常工作模式。

（4）（31脚） 外部访问使能端。若器件要对外部程序存储器取指，就必须与U_SS相连。器件执行内部程序存储器的程序时，必须与U_DD相连。然而，4个安全锁定电平可将禁能，使器件只能执行内部程序存储器的程序。脚可承受12V的高压。

（5）（30脚） 地址锁存使能端。ALE是一个输出信号，在访问外部存储器时，将地址低字节锁存。该引脚也用作Flash存储器的编程脉冲输入。通常，ALE在1/6的振荡频率时输出，可用作外部定时或外部时钟。每次访问外部数据存储器时，都有一个ALE脉冲被跳过。但是，只要AO[辅助寄存器（AUXR）的最低位]被置1，ALE就被禁能。

（6）XTAL1（19脚） 晶振1端。反相振荡放大器的输入和内部时钟发生电路的输入。

（7）XTAL2（18脚） 晶振2端。反相振荡放大器的输出。

（8）U_DD（40脚） 电源端。

（9）U_SS（20脚） 接地端。

注意：①对于ALE负载，如果复位时ALE脚驱动更大的负载（＞30pF），微控制器可能进入正常工作模式以外的其他工作模式。解决的方法是在引脚（如ALE脚）上增加一个连接到U_DD的3～50kΩ的上拉电阻。②6时钟模式下，ALE信号在1/3振荡频率时输出。